可配置逻辑块

什么是可配置逻辑块(CLB)?

可配置逻辑块(CLB)是FPGA上的基本重复逻辑块。通过路由资源连接的FPGA上有数百个类似的逻辑块可用。这些逻辑块的目的是实现组合和顺序逻辑。

clb有三个基本组成部分:

1. 人字拖
2. 查找表(LUTs)
3. 多路复用器

触发器—触发器是FPGA上可用的单比特存储单元。

查表(LUT)—LUT是FPGA的核心。它包含您的设计的所有逻辑上可能的输出。LUT是基于mux的体系结构，其中输入是基于多路复用器选择线上的正确选择的可能输出。

多路复用器一个电路根据选择的输入行在不同的输出之间进行转换。

Xilinx FPGA主要由以下单元结构组成:可配置逻辑块(CLB)、时钟管理模块(CMT)、内存(RAM/FIFO)、数字信号处理模块(DSP)和一些独特的模块。

CLB是包含FPGA设计逻辑和逻辑设计主要功能的主要资源。clb实现了配置在阵列中的FPGA逻辑。每个CLB部件连接到一个开关阵列，并由开关阵列控制实现逻辑，如图3所示。

数字3.: Xilinx CLB

每个CLB包含两个称为Slice的基本结构;每个基本Slice包含4个查找表、4个存储单元、一个多功能多路复用器和携带逻辑;这个基本结构(Slice)被称为Slice。此外，一些Slice还包括使用RAM存储数据和使用32位寄存器移位的功能。支持这些函数的基本结构称为SLICEM。

时钟管理模块CMM (clock management module)主要用于生成高速时钟。Virtex-5系列器件包括两个数字时钟管理单元(DCM)和一个锁相环电路(PLL)。

Altera CLB架构

现代Xilinx fpga具有内部存储块单元。Virtex-5包含几个RAM块，每个36KB，并且可以相应地配置RAM的大小。Virtex-5中的RAM是同步双端口RAM，可以配置为多速率FIFO存储器，显著提高了设计灵活性。

大多数FPGA产品都提供DSP操作，Virtex-5包含专用硬件来执行MAC操作。它可以做加法和乘法等数学运算。

除了上面提到的硬件资源之外，现代Xilinx FPGA产品中的一些其他模块，例如I/O千兆收发器、PCI Express端和三状态以太网MAC模块。

Altera CLB架构

Altera fpga是基于逻辑阵列模块(LAB)的8个自适应逻辑模块(ALM)，它还包括一些硬件结构，如携带链和控制逻辑。ALM是Stratix-II设备的基本模块，其结构如图4所示。

数字4：Startix-II礼貌Altera的ALM

每个ALM包括两个可编程寄存器、两个专用全加法器、一个进位链、一个共享算术链和一个寄存器链。

Stratix-II设备的存储器模块具有TriMatrix存储器结构;它包括3种不同的嵌入式RAM块。TriMatrix内存包括M512块、4KB、M4K块和512KB M-RAM块，每个块都可以配置以支持各种功能。

对DSP块结构进行优化配置，以最大的性能和最小的逻辑资源利用率实现多个DSP功能。Xilinx和Altera fpga的DSP模块几乎具有相同的功能，可以以最小的延迟执行加法和乘法运算。

Stratix-II器件最多有12个锁相环(PLL)和48个独立的系统时钟，作为中央时钟管理器，以满足系统的定时要求。